10.1.01用于DSP的系统生成器 – 当我的设计运行速度超过200 MHz时,为什么会发生PAR后仿真不匹配?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1.01用于DSP的系统生成器 – 当我的设计运行速度超过200 MHz时,为什么会发生PAR后仿真不匹配?

问题描述

当我运行设计的速度超过200 MHz时,为什么会出现后PAR仿真不匹配?

解决/修复方法

在大多数情况下,行为仿真是正确的,但由于IOB引入的延迟,后PAR仿真输出被延迟,并且与MATLAB中产生的黄金结果不一致。如果选择快速I / O标准,则此功能不应成为问题。

在某些情况下,由于某些内核的仿真模型延迟导致行为仿真,这个问题可能会出现问题。如果您执行翻译后仿真,这应该不是问题。

对于某些块,您还可以关闭核心生成并使用行为代码。该解决方案可以产生更好的性能,并且没有行为仿真不匹配。

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