8.2i EDK SP2 mch_opb_ddr2_v1_01_a：使用EDK 8.2i SP2实现mch_opb_ddr2控制器会导致计时错误

问题描述

我使用Base System Builder创建了我的设计，并在EDK 8.2i SP2中使用mch_opb_ddr2实现了该设计。该工具报告未满足时序：

“松弛：-1.570ns（要求 – （数据路径 – 时钟路径偏斜+不确定性））

来源：mb_opb / mb_opb / POR_FF_I（FF）

目的地：ddr2_sdram_32mx64 / ddr2_sdram_32mx64 / WO_ECC.DDR_CTRL_I / WO_ECC.IO_REG_I / VIRTEX4_IOREGS.DDR_D

Q_REG_GEN [41] .DDR_DQ_REG_V4_I（FF）

要求：2.500ns

数据路径延迟：2.743ns（逻辑电平= 0）

时钟路径偏差：-1.092ns

……………………….

………………………”

解决/修复方法

要解决此问题，请将以下约束添加到UCF文件：

NET“mb_opb_OPB_Rst”TIG;

净“dlmb_port_BRAM_Clk”TNM =“TN_BRAM_CLK”;

净“clk_200mhz_s”TNM =“TN_clk_200mhz_s”;

TIMESPEC“TS_BRAMCLK2clk_200mhz_s”=从“TN_BRAM_CLK”到“TN_clk_200mhz_s”TIG;

TIMESPEC“TS_clk_200mhz2BRAMCLK”=从“TN_clk_200mhz_s”到“TN_BRAM_CLK”TIG;

此问题将在该工具的未来版本中修复。