问题描述
本答复记录包含System Generator for DSP 8.2.01的发行说明和已知问题。
解决/修复方法
有关其他发行版本的System Generator for DSP发行说明，请参阅（Xilinx答复29595） 。
System Generator for DSP 8.2.01中的已知问题
System Generator for DSP 8.2.01是次要更新，强烈建议所有System Generator for DSP 8.2用户使用。请阅读文档，因为它回答了有关System Generator for DSP早期版本功能变化的问题。可以从以下位置访问System Generator用户指南PDF版本：
http://www.xilinx.com/products/design_resources/dsp_central/grouping/index.htm
支持软件问题
– 安装System Generator for DSP需要什么软件？请参阅（Xilinx答复17966） 。
– XST总线详细说明可能会导致接口更改。请参阅（Xilinx答案18650） 。
– 为什么我的旧System Generator for DSP缺失，或者在安装8.1后运行xlVersion时似乎已经消失了？请参阅（Xilinx答复22756） 。
– 如何启用Virtex-5 LXT支持？请参阅（Xilinx答复24158） 。
注意：循环中的硬件以太网协同仿真系统ACE文件已在System Generator for DSP 8.1.01中更新。您应该重新运行CF卡更新实用程序，以确保您的System ACE Compact Flash卡上安装了最新版本。
Xilinx模块组问题
– 当启用重置端口和流水线操作时，为什么会看到与DDS v4.0的仿真不匹配？请参阅（Xilinx答复22709） 。
– 使用长模块名称时，PicoBlaze编译器脚本失败。请参阅（Xilinx答复16924） 。
– 在我的设计中使用Verilog作为目标语言和DDS v4.0或v5.0时，为什么会出现XST“Error 1370 …”？请参阅（Xilinx答复22713） 。
– 执行反标注仿真时，可重载DA FIR的仿真不匹配。见（Xilinx答复19505） 。
– 为什么我的System Generator for DSP 6.3或7.1设计（将泛型传递到黑盒子的端口宽度）在System Generator for DSP 8.1或更高版本中失败了？请参阅（Xilinx答复22715） 。
– 为什么我的Gateway In块在System Generator for DSP 7.1,8.1和8.1.01及更高版本之间表现不同？请参阅（Xilinx答复23250） 。
– 为什么我看到以下错误，“内部块错误：此块在其”gw_out_inport“端口上设置了非法类型。类型设置是非法的，因为未知类型”？请参阅（Xilinx答复23252） 。
– 为什么在我的设计中使用FIFO块，从FIFO块或To FIFO块时，我的设计无法生成，并且我的目标路径超过160个字符？请参阅（Xilinx答复23614） 。
– 为什么路径中超过256个字符的设计无法在XST中综合？请参阅（Xilinx答复23811） 。
– 尝试使用Synplify Pro实现FFT v1.0时，为什么会出现错误？请参阅（Xilinx答复23813） 。
– 在我的Direct Digital Synthesis（DDS）v5.0块上选择“指定显式采样周期”选项并且未选择“提供启用端口”或“提供同步复位端口”时，为什么会收到错误？请参阅（Xilinx答复23814） 。
– 当我的设计中只有两个位置的共享内存块时，为什么会收到“NGDBUILD：76”错误报告没有找到addra地址引脚？请参阅（Xilinx答复24266） 。
– 当我使用多子系统生成器（MSG）块进行网表时，为什么忽略时钟引脚LOC约束？请参阅（Xilinx答复24270） 。
– 为什么在生成过程中从我的设计中删除了共享内存？请参阅（Xilinx答复24271） 。
– 当我的双端口Block RAM（DPRAM）模块的两个数据输入有两种不同的数据类型时，为什么会出现仿真不匹配？请参阅（Xilinx答复24272） 。
– 当我使用循环硬件（HITL）协同仿真的自由运行时钟时，为什么我的FROM和TO寄存器的输出看起来不正确？请参阅（Xilinx答复23206） 。
– 我何时可以在设计中使用共享存储器，共享存储器读取，共享存储器写入，FROM和TO FIFO以及FROM和TO寄存器？请参阅（Xilinx答复24290） 。
– 在设计中使用共享存储器或共享FIFO块时，为什么会出现超时错误？请参阅（Xilinx答复24288） 。
一般问题
– 生成期间报告以下错误：“未定义的函数或变量”。请参阅（Xilinx答复15190） 。
– 为模型定义仿真停止功能时，生成失败。请参阅（Xilinx答复18623） 。
– 安装System Generator for DSP更新时，用户硬件Co-Sim文件消失。请参阅（Xilinx答复18646） 。
– JTAG硬件Co-Sim与链中的非Xilinx器件会导致错误。请参阅（Xilinx答复19599） 。
– 如何改善时钟包络器时钟使能逻辑的综合结果？请参阅（Xilinx答复23253） 。
– 为什么路径中超过256个字符的设计无法在XST中综合？请参阅（Xilinx答复23811） 。
– 为什么System Generator for DSP会在生成我的大型Verilog设计时挂起？请参阅（Xilinx答复20962） 。
– 为什么我收到“错误评估’OpenFcn’回调Xilinx Block。使用==> xlOpenGui时出错”当我尝试在网络安装上打开SysGen块时，或者在安装新版本后，无法解析XLM文件。请参阅（Xilinx答复23223） 。
– 如何更改时序分析流程的实施选项？请参阅（Xilinx答复24263） 。
– 为什么Gateway Out上的输出类型与预期不同，为什么在使用Simulink Scope查看时输出数据显示不正确？请参阅（Xilinx答复23265） 。
– 使用IBM Clear Case时，为什么会出现“错误0001：捕获标准异常”错误？请参阅（Xilinx答复24263） 。
– 当运行速度超过200 MHz的设计时，为什么会发生PAR后仿真不匹配？请参阅（Xilinx答复24268） 。
– 当使用Synplify作为我的综合工具时，我无法生成NGC，比特流，时序分析或硬件循环目标。为什么？请参阅（Xilinx答复24273） 。
– 为什么我在System Generator for DSP设计中看到一个名为“xlpersistentdff”的实例化寄存器？请参阅（Xilinx答复24257）
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