8.2i EDK SP2  – 当我选择FIFO深度为4时,FSL_V20内核失败。-Altera-Intel社区-FPGA CPLD-ChipDebug

8.2i EDK SP2 – 当我选择FIFO深度为4时,FSL_V20内核失败。

问题描述

将FIFO深度设置为<16是没有优势的,因为对于小于16的FIFO使用相同数量的LUT。文档和MPD将固定为仅允许以下大小:

RANGE =(0,16:C_ASYNC_CLKS * 128 |!C_ASYNC_CLKS * 8192)

解决/修复方法

数据表和MPD文件将在未来版本中更新,以表明支持最小FIFO大小为16.目前,支持的最小FIFO大小为16(即PARAMETER C_FSL_DEPTH = 16)。

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