LogiCORE FIFO Generator v3.2  – 选择input_depth = 16且output_depth = 128或input_depth = 128且output_depth = 16时,无法生成Core-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE FIFO Generator v3.2 – 选择input_depth = 16且output_depth = 128或input_depth = 128且output_depth = 16时,无法生成Core

问题描述

GUI中显示无效可编程完全断言阈值范围,其中独立时钟模块RAM FIFO具有input_depth = 16和output_depth = 128或input_depth = 128且output_depth = 16。核心无法生成。

解决/修复方法

要解决此问题,请在ISE 8.2i IP Update#2上安装补丁。该补丁可从(Xilinx答复24172)获得

此问题已在FIFO Generator v3.3 Core中修复。

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