8.2i UniSim，仿真 – PLL输出（CLKOUT0）与时钟输入（CLKIN1）相位相差180度-Altera-Intel社区-FPGA CPLD-ChipDebug

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8.2i UniSim，仿真 – PLL输出（CLKOUT0）与时钟输入（CLKIN1）相位相差180度

等级-LV1-ChipDebug

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问题描述

当CLKFBOUT_MULT = 8且CLKOUT0_DIVIDE = 8时，PLL输出（CLKOUT0）与时钟输入（CLKIN1）相位相差180度。为什么？

解决/修复方法

此问题已在最新的8.2i Service Pack 3中修复，可在以下位置获得：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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