8.2i Virtex-4 PAR  –  Placer在5.30阶段挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

8.2i Virtex-4 PAR – Placer在5.30阶段挂起

问题描述

我的设计停留在PAR的5.30阶段。什么是阶段5.30,我该如何避免这个问题?

解决/修复方法

阶段5.30是一个额外的时钟放置阶段,需要进行困难的设计。已经发现了一些非常困难的设计案例,其中砂布似乎悬挂在这一点上。通过将全局时钟域限制为时钟区域的区域可以避免这个问题,从而在任何一个区域中不再存在八个域。有关此内容的更多信息,请参阅(Xilinx答复23036)

此问题已在最新的8.2i Service Pack中修复,可在以下位置获得:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

修复是在这个时钟放置阶段设置一个限制,这样它就会在不可行的设计上出错而不是挂起。

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