8.2i ISE – 当CLKFBOUT_MULT和CLKOUTx_DIVIDE属性设置为1时，PLL_ADV VHDL模型不发生相移-Altera-Intel社区-FPGA CPLD-ChipDebug

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8.2i ISE – 当CLKFBOUT_MULT和CLKOUTx_DIVIDE属性设置为1时，PLL_ADV VHDL模型不发生相移

等级-LV1-ChipDebug

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问题描述

当CLKFBOUT_MULT和CLKOUTx_DIVIDE属性设置为1时，PLL_ADV原语的VHDL模型不会发生相移。

解决/修复方法

此问题已在最新的8.2i Service Pack 3中修复，可在以下位置获得：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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