14.x约束 – 当BUFR(DDR OFFSET)驱动时钟时,如何约束输入DDR信号?-Altera-Intel社区-FPGA CPLD-ChipDebug

14.x约束 – 当BUFR(DDR OFFSET)驱动时钟时,如何约束输入DDR信号?

问题描述

当BUFR驱动时钟时,如何约束输入DDR信号?

解决/修复方法

如果时钟驱动IBUFG,IBUF,则写入约束如下:

新方法(推荐)

#Create Period

旧方法(不推荐)

#Create Period

但是,如果时钟驱动BUFG,则无法使用输入时钟网络名称来定义RISING和FALLING时序组。您应该使用BUFR的输出时钟网络来获取RISING和FALLING时间组。

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