Virtex-5 PLL – 当REL引脚未使用时，LOCKED不会变为高电平

问题描述

从8.2i sp2开始，如果未使用，架构向导将PLL_ADV原语的REL端口绑定为高。在此版本（和以前的版本）中，设计工具必须将REL引脚连接为高电平才能使PLL正确锁定。

在8.2i sp3（及更高版本的设计工具）中，PLL_ADV的REL引脚必须保持未连接状态，或者在REL未使用时接为低电平。架构向导仍然将REL置高，导致PLL无法锁定电路板。

解决/修复方法

此问题已在体系结构向导的9.1i sp3中得到修复。在9.1i sp3（以及后来的设计工具）中，架构向导会将未使用的REL引脚正确连接到GND。