MIG Virtex-4 FPGA – 在MIG v1.5之后更改Virtex-4 FPGA内存控制器的读取捕获时序

问题描述

读取MIG Virtex-4 FPGA内存控制器设计的捕获时序必须考虑IDELAY组件中与模式相关的抖动。这在Virtex-4 FPGA数据手册中表示为tIDELAY_JIT，并指定为用于非周期性输入模式的每个IDELAY抽头最大12 ps峰 – 峰值。

解决/修复方法

由于Virtex-4 FPGA直接时钟读取时序预算中的这一附加因素，最大存储器时钟频率已从之前的MIG版本中指定的频率降低。自MIG v1.5以来，这些降低的频率反映在MIG版本中。 MIG针对直接时钟设计支持的每个接口的更新最大频率（基于可用的最快存储器速度等级）总结如下。时序数表示绝对最差情况，但由于使用了PCB走线和存储器组件，许多电路板可能不属于此类别。设计师应该考虑到这一点来评估现有的电路板。

几个接口的最大频率没有改变，因为读取时序分析中的现有松弛能够吸收额外的IDELAY模式抖动。

注意：Virtex-4 FPGA SERDES设计仍支持高达300 MHz的工作（使用Virtex-4 -12器件，使用最高可用存储器速度等级）。 SERDES采用不同的读取数据捕获架构，与直接时钟情况相比，具有额外的IDELAY模式抖动，影响时序。您应该将SERDES设计用于运行在210 MHz以上的新DDR2设计。