LogiCORE千兆以太网MAC v8.0核心和三态以太网MAC v3.1-主机和mdio之间的无约束路径-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE千兆以太网MAC v8.0核心和三态以太网MAC v3.1-主机和mdio之间的无约束路径

问题描述

针对千兆以太网MAC和三模式以太网MAC的示例设计的当前COREGen约束从时间组host和mdio_logic创建两个单独的时间段约束。但它们并不限制从主机到mdio_logic或从mdio_logic到主机的路径。

解决/修复方法

这些路径可以使用其他约束进行约束:

TIMESPEC“TS_mdio3”=从“mdio_logic”到“主机”“TS_host_clk”;

TIMESPEC“TS_mdio4”= FROM“host”TO“mdio_logic”“TS_host_clk”;

这将在计划于2006年秋季发布的8.2i IP更新2中发布的千兆以太网MAC v8.1核心和三态以太网MAC v3.2中得到修复。

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