9.1i Virtex-5时序分析器 – 为什么在两个边沿分析Q1和Q2路径?-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i Virtex-5时序分析器 – 为什么在两个边沿分析Q1和Q2路径?

问题描述

当我打开时序分析报告时,将在两个边缘分析Q1和Q2路径。在相反边沿模式下,Q1时钟输出应仅针对上升沿进行分析,而Q2时钟输出路径应仅针对下降沿进行分析。为什么会这样?

解决/修复方法

不应在两个边缘分析Q1和Q2路径。

此问题已在最新的9.1i Service Pack中修复,可在以下位置获得:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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