8.2i EDK SP1 – “opb_pci_v1_02_a”桥接器在配置读取期间以慢速PCI时钟挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

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8.2i EDK SP1 – “opb_pci_v1_02_a”桥接器在配置读取期间以慢速PCI时钟挂起

等级-LV1-ChipDebug

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问题描述

当PCI时钟相对于OPB时钟（300ns PCI，10ns OPB）较慢时，桥接器会在自配置期间挂起延迟定时器的配置读取。先前的配置读取状态和命令寄存器已完成。

解决/修复方法

最新的EDK 8.2i Service Pack中已修复此问题，可从以下位置获得：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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