LogiCORE Blk Men Gen v2.1 – Virtex-4，由于X_SFF中的设置时间违规导致时序仿真失败

问题描述

在Virtex-4中，仿真Blk Mem Gen v2.1 Core可能会出现以下时序违规：

＃**警告：/ X_SFF设置关于CLK的低违规行为;

＃预期：= 0.131 ns;观察到：= 0.096 ns;截止日期：15904.663 ns

＃时间：15904663 ps迭代次数：3实例：/ top / bm_tb / test1_dut / bmg0 / bmg0_bu2_u0_blk_mem_generator_valid_cstr_has_mux_a_a_dout_i_6

#Generator B：TIME：16092 ns ID：475 TX：_READ，addr：5ca

#Generator A：TIME：16124 ns ID：474 TX：WRITE，addr：a0c，data：a0a4，we = 11

＃**错误：RTL A MONITOR [16124 ns]：DOUTA = X5，gold_doutA = 65，tx_addr = 433

由于时序违规，DOUT将输出“x”，导致输出错误。

核心具有以下配置：

*真正的双端口

*写入宽度a = 16，读取宽度a = 8，写入深度a = 1152，读取深度a = 2304

*写入宽度b = 8，读取宽度b = 16，写入深度b = 2304，读取深度b = 1152

*写入模式a =写入模式b = WRITE_FIRST

* has_mem_output_regs = 1（使用嵌入式存储器寄存器），has_mux_output_regs = 1（寄存器X_SFFs构建在多路复用器的输出端）

* has_ena = 1，has_enb = 1

* has_regcea = 0，has_regceb = 1

* has_ssra = 0，has_ssrb = 1

* use_byte_wea = use_byte_web = 1，byte_size = 8

解决/修复方法

目前正在调查此问题。

要获得此问题的状态，请使用Xilinx技术支持打开WebCase：

http://www.xilinx.com/support/techsup/tappinfo.htm