8.2.02用于DSP的System Generator  – 如果其中一个子系统禁用了clockwrapper,为什么在NGC网表构建多子系统生成器期间收到错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

8.2.02用于DSP的System Generator – 如果其中一个子系统禁用了clockwrapper,为什么在NGC网表构建多子系统生成器期间收到错误?

问题描述

该问题涉及系统生成器设计,其被组织为多个子系统,即具有“多子系统生成器”块和底层系统生成器块。如果将任何底层系统生成器块中的NGC网表的选项设置为禁用写入时钟包装器,则会发生以下错误并且不会生成组合网表:

“..使用多子系统生成器块生成时发生错误。”

解决/修复方法

目前,在使用多子系统生成器块生成设计时,必须为所有子系统启用时钟包装器。 System Generator for DSP 9.1软件已解决此问题。

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