8.1.01 System Generator for DSP  – 如果我使用FIFO模块上的复位端口,为什么我的设计在硬件中失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1.01 System Generator for DSP – 如果我使用FIFO模块上的复位端口,为什么我的设计在硬件中失败?

问题描述

如果我使用FIFO模块上的复位端口,为什么我的设计在硬件中失败?

解决/修复方法

这是System Generator for DSP 8.1.01(8.1 Service Pack 1)中的一个错误的结果,其中在生成FIFO块时不会创建复位端口。

如果您需要在设计中对FIFO进行复位,建议使用System Generator for DSP 7.1或System Generator for DSP 8.1(无服务包)。

这是固定的System Generator for DSP 8.2,于2006年8月发布。

请登录后发表评论

    没有回复内容