10.1 EDK  – 如何在EDK中为黑匣子添加行为仿真模型?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 EDK – 如何在EDK中为黑匣子添加行为仿真模型?

问题描述

我设计了一个包含CORE Generator FIFO的pcore。我在“.bbd”文件中指定了FIFO网表。如何为EDK指定FIFO仿真模型,以便在生成行为仿真文件时,EDK会自动包含CORE Generator FIFO仿真模型?

解决/修复方法

如果您使用的是CORE Generator网表,则可以将生成的VHDL包装文件添加到自定义IP的HDL目录中。您还可以使用“lib”标记将此包装文件名添加到PAO文件中。

CORE Generator生成的包装文件用于支持功能仿真。此文件包含传递给核心的参数化仿真模型的仿真模型自定义数据。确保已编译XilinxCoreLib库。

如果它不是CORE Generator生成的网表,您应该自己提供行为仿真模型。此模型将进入simhdl目录而不是HDL目录。修改PAO文件时,“simlib”标记必须与新创建的仿真模型相关联。

有关PAO文件的信息,请参阅EDK文档目录中的“平台规范格式参考手册”(psf_rm.pdf) – >“外围器件分析命令(PAO)”。

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