问题描述
本发行说明适用于8.2i IP Update 1中发布的SPI-4.2（POS-PHY L4）Lite Core v4.1，包含以下内容：
– 新功能
– Bug修复
– 已知的问题
有关8.2i IP Update 1的安装说明和设计工具要求，请参阅（Xilinx答复23479） 。
解决/修复方法
v4.1中的新功能
支持ISE 8.2i
支持Virtex-5
支持新信号引脚SrcStatFrameErr标记在TStat上接收的错误帧字
v4.1中的错误修复
CR 221524：错误：sim：158 – 配置符号引脚时检测到Tcl错误。通过禁用符号（asy）文件生成进行更正
CR 215699：Spartan 3E演示测试平台以不合适的时钟速率运行核心
CR 206779：“致命：（vsim-3421）值512超出范围0到511”错误与演示测试平台看到。当日历序列的长度超过510时，演示测试台无法在仿真器中加载
一般信息
（Xilinx答复20430） SPI-4.2 Lite Core的功耗是多少？
（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？
多个内核：如果在单个器件中使用多个SPI-4.2内核，请参阅“SPI-4.2 Lite用户指南”的“特殊设计注意事项”一章中的“多内核实例化”部分。无论核心配置如何，为每个实例生成具有唯一组件名称的多个核心非常重要。
v4.1中的已知问题
制约因素和实施问题
（Xilinx答复22009） ）当通过NGDBuild实现SPI-4.2 Lite设计时，会出现几条“INFO”和“WARNING”消息。
（Xilinx答复21998）通过MAP实现SPI-4.2 Lite设计时，会出现几条“警告”消息。
（Xilinx答复21999）通过BitGen实现SPI-4.2 Lite设计时，会出现几条“警告”消息。
（Xilinx答复22011） UCF文件中缺少示例约束。
（Xilinx答复22012） TSClk未布线3个区域时钟，导致PAR中出现未布线的网络错误。
（Xilinx答复19999） “错误：BitGen：169 – 此设计包含一个或多个不支持比特流生成的评估核心。”
一般仿真问题
（Xilinx答复21319） TDat错误：时序仿真中的数据不匹配错误
（Xilinx答复21974）时序仿真导致RStat错误：收到DIP2错误。期待01，收到00. SnkDip2ErrReqFlag = 0
（Xilinx答复21975）仿真时，设计实例测试平台将报告违反了DataMaxT。
（Xilinx答复22001）设计示例导致源分段数据包的警告。
（Xilinx答复21350）演示测试平台导致RDat Protocal违规警告。
（Xilinx答复21322）时序仿真错误：SETUP，HOLD，RECOVERY违规
（Xilinx答复22026）仿真SPI-4.2 Lite设计导致“错误：/ X_ODDR保持低位违反D1，与C相关;”
硬件问题
（Xilinx答复20796）当使用SPI4.2针对Virtex-4设计时，请注意硅问题。
（Xilinx答复20022）当使用固定静态对齐时，有必要确定最佳IOBDELAY（ISERDES）值或最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量并执行跨电压，温度和处理（多个芯片）变化。
SPI-4.2（PL4）Lite v3.1已知问题
– SPI-4.2 Lite v3.1 Core现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 Lite v3.1问题的信息，请参阅（Xilinx答复22390） 。
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