问题描述
本发行说明适用于8.2i IP Update 1中发布的SPI-4.2（POS-PHY L4）v8.1内核;它包含以下信息：
– 新功能
– Bug修复
– 已知的问题
有关安装说明和设计工具的要求，请参阅（Xilinx答复23479）
解决/修复方法
v8.1中的新功能
支持ISE 8.2i
支持Virtex-5（-1速度等级高达800 Mbp）
添加了新的信号引脚SrcStatFrameErr来标记在TStat上接收的错误帧字
支持在RDClk路径中插入IDELAY模块
动态相位对齐（DPA）时钟调整（仅限Virtex-4）
使用DCM生成全速率时钟（RDClk0_GP）
新的DPA RAM输出，以协助板级调试
反转SPI-4.2源输出以协助板级调试
v8.1中的错误修复
CR 218645：在clk-data对齐期间不应声明SnkBusErr
CR 221524：错误：sim：158 – 配置符号引脚时检测到Tcl错误。通过禁用符号ASY文件生成进行更正。
CR 226187：使用PMCD生成内部时钟仅对具有连续对齐选项的DPA有效
CR 206779：“致命：（vsim-3421）当日历序列长度超过510时，当演示测试台无法在仿真中加载时，值512超出范围0到511”错误
CR 215240：当示例DIFF_TERM约束应用于输入时，NGDBuild失败
一般信息
– SPI-4.2 Core的8.1版支持Virtex-4和Virtex-5系列。对于Virtex-II和Virtex-II Pro设计，请使用最新版本的SPI-4.2 Core v6.x系列。
– 版本8.1 Core与ISE 8.2i Service Pack 1兼容。
– 如果在单个器件中使用多个SPI-4.2内核，则必须为每个实例生成具有唯一组件名称的内核。请参阅SPI-4.2用户指南“特殊设计考虑”一章下的“多核实例化”部分。
（Xilinx答复23667）将 SPI4.2设计从v7.4迁移到v8.1
（Xilinx答复23668）将 SPI4.2设计从v6.3迁移到v8.1
（Xilinx答复21386）何时使用全局时钟与区域时钟？
（Xilinx答复21069）使用动态相位校准或SPI内核时，RDClk必须至少运行220 MHz。
（Xilinx答复20430） SPI-4.2内核的功耗是多少？
（Xilinx答复15500）如何编辑SPI-4.2（PL4）UCF文件，以便TSClk在DCM中倾斜180度？
（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？
（Xilinx答复21959）当我使用DCM备用逻辑仿真SPI-4.2设计时，仅支持使用SDF进行时序仿真。
（Xilinx答复22392）使用具有从时钟的源内核时，请使用来自另一个主源内核的时钟，而不是来自Sink内核的通用时钟。
v8.1中的已知问题
GUI和核心生成问题
（Xilinx答复23771）生成内核时，GUI允许非法时钟选项。
制约因素和实施问题
（Xilinx答复23681）当针对Virtex-5，SPI-4.2设计选择“在RDCLK上插入IDELAY”功能时，MAP会出错。
（Xilinx答复23683）当针对Virtex-4，SPI-4.2设计选择“在RDCLK上插入IDELAY”功能时，PAR会出错。
（Xilinx答复20000）当通过NGDBuild实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息。
（Xilinx答复21439）当通过MAP实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息。
（Xilinx答复21320）当通过PAR实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息。
（Xilinx答复21363） PAR在我的设计中放置组件或完全布线SPI4.2设计时遇到问题。
（Xilinx答复20280）当SPI-4.2 FIFO状态信号的I / O标准设置为LVTTL I / O时，PAR中会发生放置失败。
（Xilinx答复20040）时序分析器（TRCE）报告“0项分析”。
（Xilinx答复19999） “错误：BitGen：169 – 此设计包含一个或多个不支持比特流生成的评估核心。”
（Xilinx答复20319）运行实现时，LVCMOS的未定义I / O（单端）默认值会导致NGDBuild中的WARNINGS。
（Xilinx答复20017） SPI-4.2内核信号在没有内部器件终端的情况下默认为LVDS。如果需要内部终止，则必须在UCF中定义。有关支持的I / O的完整列表，请参阅（Xilinx答复20017） 。
一般仿真问题
（Xilinx答复23680） Virtex-5设计不支持时序仿真。
（Xilinx答复21409）使用动态相位对齐时，不会声明PhaseAlignComplete信号，并且SnkOof永远不会被置低。
（Xilinx答复21319）在SPI4.2设计实例上运行时序仿真时，会报告几个“TDat错误：数据不匹配”消息。
（Xilinx答复21321）在SPI4.2设计上运行时序仿真并将Sink内核设置为动态对齐模式时，会报告几个“错误：* / X_ISERDES设置低 – – 违反D时违反D”消息。
（Xilinx答复21322）在SPI4.2设计上运行时序仿真时，会发生几次SETUP，HOLD和RECOVERY违规。
（Xilinx答复21362）运行Verilog时序仿真时，TDat输出始终为“0000”，复位后不会发送训练模式。
（Xilinx答复20030）在仿真SPI-4.2设计时，预计在仿真开始时会出现多条警告消息。
（Xilinx答复15578）当使用NC-Verilog（由Cadence）或VCS（由Synopsys）仿真SPI-4.2（PL4）内核时，会出现异常和不一致的行为。
（Xilinx答复21316）使用设计实例运行时序仿真时，仿真器中会出现DIP2不匹配错误。
（Xilinx答复21959）使用DCM备用逻辑仿真SPI-4.2设计时，仅支持使用SDF进行时序仿真。
硬件问题
（Xilinx答复20796）当针对采用SPI4.2内核的Virtex-4设计时，存在芯片问题。
（Xilinx答复20022）当使用固定静态对齐时，有必要确定最佳IOBDELAY（ISERDES）值或最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量并执行跨电压，温度和处理（多个芯片）变化。
– 当我使用硬件超时评估许可证在COREGen中打开SPI4.2 GUI时，它会显示一条弹出消息。该消息表明硬件超时持续6-8小时。但是，核心只运行2个小时。
SPI-4.2（PL4）v7.4已知问题
– SPI-4.2 v7.4核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 v7.4问题的信息，请参阅（Xilinx答复22300） 。
SPI-4.2（PL4）v7.3已知问题
– SPI-4.2 v7.3核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 v7.3问题的信息，请参阅（Xilinx答复21918） 。
SPI-4.2（PL4）v7.2已知问题
– SPI-4.2 v7.2核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 v7.2问题的信息，请参阅（Xilinx答复21032） 。
SPI-4.2（PL4）v7.1已知问题
– SPI-4.2 v7.1核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 v7.1问题的信息，请参阅（Xilinx答复20274） 。
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