9.1i ISE  –  Project Navigator未在层次结构或源窗口中显示添加到项目的VHDL包文件-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i ISE – Project Navigator未在层次结构或源窗口中显示添加到项目的VHDL包文件

问题描述

将HDL包文件添加到项目时,项目的源窗口不显示包文件。该文件将添加到综合“.prj”文件中,以便项目正常工作,并且包文件包含在项目中,但GUI不显示添加的文件。

解决/修复方法

添加后,包将显示在“库”视图中,但不会显示在“源”窗口的任何综合或仿真视图中。文件上的Association属性(在Libraries选项卡中)应正确设置为“Synthesis / Imp + Simulation”。如问题描述中所述,这只是一个视觉问题,因为在综合或仿真设计时,包被正确处理。

请登录后发表评论

    没有回复内容