9.1i Partition / PAR  –  INTERNAL_ERROR:SpeedCalc:Dly_RouteCalcImpl.c:196:1.20.28.3  –  GetLoadDelay称为节点未在信号上布线…-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i Partition / PAR – INTERNAL_ERROR:SpeedCalc:Dly_RouteCalcImpl.c:196:1.20.28.3 – GetLoadDelay称为节点未在信号上布线…

问题描述

我在使用分区进行设计时在PAR期间出现以下错误:

INTERNAL_ERROR:SpeedCalc:Dly_RouteCalcImpl.c:196:1.20.28.3 – GetLoadDelay称为节点未在信号INPUT上布线(-4016,-50968)

什么时候修好?

解决/修复方法

计划在设计工具的下一个主要版本中修复。

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