8.1i MAP  – 具有反馈连接的RAM未正确裁剪-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1i MAP – 具有反馈连接的RAM未正确裁剪

问题描述

从我的设计中修改一些逻辑,从一个RAM组件开始,其SPO输出反馈到输入;这会导致发生以下错误:

“错误:MapLib:820 – LUT2符号”b2.rp_3_i_m2 [0]“(输出信号= rp_3_i_m2(0))

有一个使用输入引脚I0的方程式,它不再连接

信号。请确保此LUT的等式中使用的所有引脚

有没有裁剪的信号(有关详细信息,请参阅裁剪报告

信号被裁剪)。“

由于DPO输出用于设计的其他地方,为什么会出现这种修整?

解决/修复方法

MAP使用仿真来确定设计中是使用还是未使用逻辑。在这种情况下,仿真代码中的错误会导致RAM被裁剪。此问题已针对ISE版本8.2i进行了修复。对于早期版本,您可以通过设置以下环境变量来解决此问题:

视窗

SET XIL_MAP_BOOT_CYCLE_POP_COMPLEX = 1

Linux的

setenv XIL_MAP_BOOT_CYCLE_POP_COMPLEX 1

有关设置ISE环境变量的一般信息,请参阅(Xilinx答复11630)

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