8.1用于DSP的System Generator  – 当使用带有使能引脚的Viterbi时,为什么我看到System Generator for DSP 7.1设计和System Generator for DSP 8.1设计之间存在差异?-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1用于DSP的System Generator – 当使用带有使能引脚的Viterbi时,为什么我看到System Generator for DSP 7.1设计和System Generator for DSP 8.1设计之间存在差异?

问题描述

当使用带有使能引脚的Viterbi时,为什么我看到System Generator for DSP 7.1设计和System Generator for DSP 8.1设计之间存在差异?

解决/修复方法

这是启用行为更改的结果。建议不要在System Generator for DSP 8.1或8.1.01中使用Viterbi的使能。

System Generator for DSP 8.2中已修复此问题。

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