CPLD CoolRunner XC9500／XL/XV -推荐最大上升/下降时间用于输入？

描述

一般描述：

Xilinx CPLDS有最大的上升/下降时间规范吗？

解决方案

XC9500／XL/XV：

被推荐给组合逻辑的信号的推荐最大上升/下降时间是50纳秒。

对于使用全局路由资源（全局时钟、全局输出启用和全局设置/重置）的信号，Xilinx建议最大上升/下降时间不超过10纳秒。

没有注册到注册元件的信号，但也应该满足50 ns的要求。这是因为寄存器的信号必须满足设置时间要求，所以假设时钟信号到达时它是稳定的。

只要输入信号是单调的，就可以超过这些值。

冷却流道XPLA3:

上升（TR）和下降（TF）时间在单独的CurrRunsXPLA3数据表中指定。

CoolRunner II：

对于任何输入，推荐的最大上升/下降时间为20纳秒。如果这些值被超过，Xilinx建议您启用Schmitt Trigger电路用于该输入。若要启用Schmitt Trigger电路，请在用户约束文件（UCF）中输入以下行：

NET网名SmitTi触发器；