8.1i Virtex-II PAR  – 跨越三个时钟区域的RPM的自动时钟放置失败-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1i Virtex-II PAR – 跨越三个时钟区域的RPM的自动时钟放置失败

问题描述

在自动时钟放置期间,具有非常大RPM的设计会失败。 RPM非常大,不能在不跨越三个时钟区域的情况下放置它,并且时钟布局器无法适当地约束宏。

“错误:放置:249 – 自动时钟放置失败。请尝试分析此设计所需的全局时钟,并锁定时钟位置或区域定位由时钟驱动的逻辑,以便时钟可以放置在这样的方式由它们驱动的所有逻辑都可以被布线。时钟放置的主要限制是任何主/辅时钟对只有一个时钟输出信号可以进入任何区域。有关详细信息,请参阅V中的“使用全局时钟网络”部分。 -II用户指南(第2章:设计注意事项)。“

解决/修复方法

没有计划解决这个问题。应使用RLOC_ORIGIN约束锁定跨越三个时钟区域的大RPM。

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