System Generator for DSP – 当我使用带有硬件的循环（HITL）协同仿真的自由运行时钟时，为什么我的FROM和TO寄存器的输出看起来不正确？

问题描述

当我使用具有硬件环路（HITL）协同仿真的自由运行时钟时，为什么我的FROM和TO寄存器的输出看起来不正确？

解决/修复方法

这是因为在硬件中运行的模型（也称为硬件设计）与Simulink不同步，并且在Simulink通过Loop接口中的硬件写入寄存器1和寄存器2之间可能存在数千个硬件时钟周期。

对于您只是设置标志并且不关心事件之间发生了多少个时钟周期的设计，这可能不是问题。

如果这是一个问题，有两种可能的解决方案：

1.如果您的控件需要与数据同步，建议的解决方案是将控制信号与数据连接起来，然后使用切片块在硬件设计中将它们分开。

– 由于数据以32位字写入硬件设计，如果级联位宽大于32位，则建议使用解决方案2。

2.如果您的控制信号需要彼此同步，而不是与数据同步，您还可以将所有控制信号连接在一起并将它们送入FIFO，然后在硬件设计中将它们从FIFO中读出。

有关使用共享存储器的更多信息，请参阅（Xilinx答复24288） 。

有关何时支持共享存储器的信息，请参阅（Xilinx答复24290） 。