LogiCORE 10千兆以太网MAC v7.0内核 – 示例设计FIFO需要修改赤字空闲计数模式-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE 10千兆以太网MAC v7.0内核 – 示例设计FIFO需要修改赤字空闲计数模式

问题描述

当内核在赤字空闲计数模式下运行时,示例设计中的发送FIFO的读控制逻辑可能无法在客户端发送器接口提供足够快的帧周转。

解决/修复方法

下面的补丁修复了示例设计FIFO的这个问题。

http://www.xilinx.com/txpatches/pub/swhelp/ip_updates/ten_gig_eth_mac_v7_0_patch1.zip http://www.xilinx.com/txpatches/pub/swhelp/ip_updates/ten_gig_eth_mac_v7_0_patch1.tar.gz http:// www。 xilinx.com/txpatches/pub/swhelp/ip_updates/ten_gig_eth_mac_v7_0_patch1.gtar.gz

按如下方式安装补丁:

1.将“.zip”,“。gtar.gz”或“tar.gz”存档的内容解压缩到Xilinx安装的根目录。选择允许提取程序覆盖所有现有文件并保留存档中预定义的目录结构的选项。

个人计算机

通过在命令提示符处输入以下内容来确定Xilinx安装目录:

“echo%XILINX%”

UNIX或Linux

键入以下内容确定Xilinx安装目录:

“echo $ XILINX”

注:您可能需要具有系统管理员权限才能安装修补程序。

2.安装补丁后,在CORE Generator中重新生成LogiCORE 10千兆以太网MAC v7.0内核。生成的核心和支持文件将包含上述修复程序。

这些FIFO已经完全重写,在生成Core之后,示例设计中的下面的文件:

data_control_fifo.v / VHD

local_link_fifo.v / VHD

transmit_fifo.v / VHD

receive_fifo.v / VHD

将被替换为:

tx_fifo.v / VHD

rx_fifo.v / VHD

fifo_ram.v / VHD

FIFO的旧FIFO层次结构是:

Client_loopback – xgmac_fifo – receive_fifo – local_link_fifo – data_control_fifo

Client_loopback – xgmac_fifo – transmit_fifo – local_link_fifo – data_control_fifo

FIFO的新层次结构是:

Client_loopback – xgmac_fifo – rx_fifo – fifo_ram

Client_loopback – xgmac_fifo – tx_fifo – fifo_ram

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