10.1 MAP  – 使用MAP -timing时如何调试“不可能的时序”问题?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 MAP – 使用MAP -timing时如何调试“不可能的时序”问题?

问题描述

MAP因我的设计失败,以下消息无法满足时序约束。这意味着什么以及为什么在尝试布线设计之前MAP失败了?

“错误:打包:1653 – 至少有一个时序约束是不可能满足的,因为组件延迟本身超过了约束。下面的时序约束摘要显示了失败的约束(前面带有星号(*))。请使用时序分析器(GUI) )或TRCE(命令行)与映射的NCD和PCF文件一起识别哪些约束和路径因单独的组件延迟而失败。如果故障路径按预期映射到Xilinx组件,请考虑放宽约束。它没有按预期映射到组件,重新评估您的HDL以及综合如何优化路径。要允许工具绕过此错误,请将环境变量XIL_TIMING_ALLOW_IMPOSSIBLE设置为1。

解决/修复方法

此错误消息表明存在时间限制,其中块延迟单独超出约束,使得布线器无法添加延迟并满足约束。目的是尽可能早地停止处理,而不是浪费时间在不可能的任务上。编写NCD文件用于计时调试。此NCD文件不应用于调查不可能的计时问题之外的任何目的。由于处理在设计完全打包和放置之前停止,因此即使设计利用率不是很高,“映射报告”(.mrp)中也会出现“重叠映射”消息的情况并不少见。可以绕过错误消息,并通过设置以下环境变量生成完全优化的设计:

视窗:

Linux的:

有关设置ISE软件环境变量的一般信息,请参阅(Xilinx答复11630)

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