10.1 NetGen，时序仿真 – 为什么我的X_FF设计中使用Virtex-4中的快速进位路径会收到错误的建立和保持检查？

问题描述

为什么我在X_FF设计中收到错误的设置和保持检查，利用Virtex-4中的快速进位路径？

解决/修复方法

这是由NetGen和TRACE在延迟计算上的不匹配引起的。在Virtex-4器件中，有四个快速进位路径，其中NetGen和TRACE不匹配。 Xilinx意识到了这个问题，正在努力解决这个问题。要解决此问题，以便所有这些路径匹配是一项大量的工作，并且正在以增量方式解决。 Xilinx已经确定最常用的路径是CARRYIN到CARRYOUT路径，主要用于DSP设计。

Xilinx计划在未来的ISE版本中为CARRYIN到CARRYOUT路径时序差异提供解决方案。