LogiCORE FIR编译器v1.0  – 为Virtex-4生成的单速率半波段全并行滤波器中使用ND信号的随机输入时,为什么输出不正确?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE FIR编译器v1.0 – 为Virtex-4生成的单速率半波段全并行滤波器中使用ND信号的随机输入时,为什么输出不正确?

问题描述

在为Virtex-4生成的单速率半波段全并联滤波器中,为ND信号使用随机输入时,为什么输出不正确?

解决/修复方法

有3种方法可以解决此问题并确保输出保持正确。

1.使用CE端口代替ND。

2.在取消断言之前,仅将ND信号保持高电平1个周期。

3.置位ND信号并保持高电平。

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