LogiCORE SPI-4.2（POS-PHY L4）v7.4 – Sink内核没有进入帧状态，或者如果它进入帧状态，它会立即显示DIP4错误

问题描述

在v7.4内核中，DPA电路应该自动监视IDELAYCTL的READY信号，但事实并非如此。

Sink核心可能能够完成相位对齐（PhaseAlignComplete = 1）并且也可能在帧中（SnkOof = 0），但DPA可能会选择不良采样点，并且它将报告DIP4错误。

解决/修复方法

您必须修改启动顺序以等待5 us或添加一种机制来监视IDLAYCTL的准备情况。

请参阅（Xilinx答复16176） ，其中包含修订的启动顺序要求。

如果您已经安装了（Xilinx答复23155）中提到的v7.4补丁，则无需等待IDELAYCTL的就绪信号。