MIG 1.5 – 存储器接口生成器（MIG）发行说明

问题描述

本答复记录包含ISE 8.1i MIG 1.5的发行说明，包括以下内容：

– 支持的操作系统

– 软件和工具要求

– 安装说明

– 入门

解决/修复方法

此版本中的新核心或修改核心

– 适用于Virtex-4和Spartan-3 / -3E器件的MIG 1.5存储器接口生成器

支持的操作系统

– Windows XP Home（Service Pack 1）/ Professional（Service Pack 1）（32位）

– MIG在其他ISE平台上不可用

Xilinx设计工具版本要求

要使用此IP更新，请首先确保已安装ISE 8.1i Service Pack 1（8.1i.01i）。

您可以从下载中心获取ISE 8.1i Service Pack：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

MIG 1.5需要ISE 8.1i IP Update 1或更高版本。如果尚未安装，则在安装ISE 8.1i MIG 1.5 IP更新之前，Updates安装程序会自动安装IP更新1。有关ISE 8.1i IP Update 1的相关问题，请参阅（Xilinx答复22155） 。

必须安装Acrobat Reader版本5或更高版本。您可以从Adobe网站下载最新的Acrobat软件：

http://www.adobe.com/products/acrobat/readstep.html

安装

方法1

如果您位于防火墙后面并且不知道您的代理设置，请使用此方法。

1.确保您从下载中心获得最新的ISE 8.1i Service Pack和最新的IP更新：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

– 对于ISE，您将收到一个安装程序。

– 对于IP更新，您将收到一个ZIP文件，您必须将其解压缩到8.1i安装中。

– 对于MIG 1.5，需要ISE 8.1i sp1和最新的IP更新。

2.如果您没有注册Memory Corner，请注册：

http://www.xilinx.com/xlnx/xil_entry2.jsp?sMode=login&group=memory_customers

3.从以下位置下载MIG 1.5：

http://www.xilinx.com/support/software/memory/protected/ise_81i_mig_v1_5.zip

4.将此文件解压缩到根ISE 8.1i安装（默认情况下为C：\ Xilinx）。

方法2

1.从Windows开始菜单中选择开始 – > Xilinx ISE 8.1i – >附件 – > CORE Generator，启动CORE Generator。

2. CORE Generator GUI打开后，选择Tools – > Updates Installer。

3. CORE Generator显示一个对话框，其中包含一条警告，指示安装完成后它将退出。单击接受。

4. CORE Generator将您连接到www.xilinx.com，可能会要求您提供xilinx.com用户ID和密码。如果您位于防火墙后面，则可能必须输入相应的代理设置。

5.将打开“IP更新安装程序”对话框，并显示一个列出可用更新的面板。

6.选择“ISE 8.1i MIG 1.5”并单击“安装所选项”按钮。该程序可能表明需要其他安装。您可以接受这些信息性消息。 CORE Generator下载并安装所需的产品和退出。

注意：请勿中断安装过程。在此过程中，您必须接受各种弹出消息。如果您打开其他窗口，弹出窗口可能会隐藏在这些窗口后面。

入门

要启动MIG，请按照下列步骤操作：

1.选择开始 – > Xilinx ISE 8.1i – >附件 – > CORE Generator，启动CORE Generator。

2.创建CORE Generator项目。

3.正确设置Xilinx器件;它不能在MIG内部改变。请注意，MIG支持Virtex-4和Spartan-3 / -3E器件。

4.记住CORE Generator项目目录的位置。左侧的“按功能查看”选项卡显示组织到文件夹中的可用核心。

5.通过选择存储器和存储元件 – > MIG – >存储器接口生成器来启动MIG。

6.在“模块名称”文本框中，输入要生成的模块的名称。单击“生成”时，模块文件将生成在与CORE Generator项目目录中的模块名称相同的目录中。

7.生成后，选择“关闭”按钮关闭GUI。

左侧的“生成的IP”选项卡列出了您生成的模块。您可以使用生成的“ise_flow.bat”脚本或ISE GUI手动将生成的HDL文件添加到项目中。 MIG用户指南介绍了如何使用生成的HDL文件。您可以从CORE Generator中的View Data Sheet链接或MIG GUI中的Data Sheet按钮访问MIG用户指南。

附加信息

您可以在以下位置访问其他MIG和内存相关信息：

http://www.xilinx.com/products/design_resources/mem_corner/index.htm

注意：要访问此URL，您必须专门注册Memory Interface Generator产品。

请参见“资源”部分下的存储器接口生成器（MIG）。

您可以在以下位置搜索其他可用的IP内核：

http://www.xilinx.com/xlnx/xebiz/search/ipsrch.jsp

如果您有任何意见，问题或疑问，请联系Xilinx技术支持：

http://www.xilinx.com/support/techsup/tappinfo.htm

MiG 1.5有什么新功能？

特点和变化

所有DDR1和DDR2设计：

*工具频率条现在指示设计和存储器频率的最小值和最大值。对于选定的存储器部分，频率也取决于CAS延迟。 MIG1.5工具在显示频率时不考虑CAS延迟。您应该根据所选的CAS延迟设置设计频率。这是所有Spartan-3和Virtex-4设计的常见问题。

*所有使用FIFO16的V4接口可能无法正常工作。

所有Spartan-3和Spartan-3E

注意：在为Spartan-3和Spartan-3E分配引脚的算法中修复了一个错误。 MIG 1.5设计是正确的，但在某些情况下可能与早期版本创建的引脚不匹配。

Spartan-3和Spartan-3E DDR1

*增加了CAS延迟2和2.5

*增加了突发长度2和8

*添加了更多内存组件（请参阅具体工具）

*添加了已注册的DIMM

*添加了更多无缓冲的DIMM

*添加了更多SODIMMS

*无法添加DCM和测试平台

*可编程模式寄存器支持

*输出固定配置的样本仿真文件夹;还为其中一个板配置输出sim文件夹。

*仅支持ISE 8.1i

*笔记：

—对于Spartan-3E Step0器件，用户应更正工具输出以设置正确的频率。最大。频率。步骤0器件的速度仅为90 MHz。

—根据频率生成ucf文件中的最大延迟约束。

—在MIG1.4版本中，DCM和SYS_CLK在某些情况下没有锁定到同一个存储区。此错误已得到修复。

— cal_ctl.vhd修改类似于cal_ctl.v模块，以简化时序

—带精度的DDR1-SP3 – 插入ChipScope时，本地时钟路径走错路径。

—使用SL361并使用组件将频率设置为166 MHz，预期的行为是：XST具有干净的时序。 Synplicity VHDL具有干净的时序。 Synplicity Vlog有330 ps的松弛。精密VHDL有433ps和Prec。 Verilog有204 ps的松弛。

—使用DIMM将SL361和频率设置为166 MHz，预期的行为是：XST Verilog具有干净的时序，XST VHDL具有740ps Slack。 SYNP。 Verilog有清洁的时机，Synp。 VHDL有800 ps Slack。

Spartan-3 DDR2

*添加了Synplicity Synplify 8.2支持

*增加了突发长度8

*增加了可编程模式寄存器支持

*添加了更多组件（有关详细信息，请参阅工具）

*添加了已注册的DIMM

*添加了无缓冲的DIMM

*输出固定配置的样本仿真文件夹

Virtex-4 DDR1

*添加了Synplicity Synplify 8.2支持

*增加了CAS延迟2和2.5

*增加了突发长度2和8

*添加了更多组件（有关详细信息，请参阅工具）

*添加了更多已注册的DIMM（有关详细信息，请参阅工具）

*删除了环回读取启用外部信号的需要

*增加了可编程模式寄存器支持

*增加了使用时钟功能引脚的选项，以实现最大的设计灵活性

*增加了对交错列地址的支持

*更改为与频率相关的内存时序参数

*对于其中一个硬件配置，已为sim文件夹提供了板文件

*笔记：

—由于内部Block RAM的限制，Virtex-4 DDR SDRAM设计仅支持字节屏蔽内存数据。

—对于1Gb器件，该型号仅适用于-6T器件。因此，仅使用133 MHz时钟功能验证-5B设计。

— DDR SDRAM Virtex4设计在MIG1.4之前使用外部标准化READ使能信号在内部捕获有效数据。在MIG1.5中，在初始化过程之后，在内部执行一些虚拟写操作。在虚拟写入之后，它发出读取命令以从内存中读取数据。当在伪阶段期间给出读命令时，它递增计数器直到读数据与伪数据匹配。该计数值是读命令和正常读操作的读使能断言之间的延迟。现在，根据存储体的数量和该存储体中分配的数据位数，在内部生成读使能。该设计使用每个存储区一个DQS和相应的DQ位来生成读取使能，以捕获内部Block RAM中的有效数据。

— GUI上的频率条根据所选存储器件的速度等级而变化。也可以根据CAS延迟手动设置频率。例如，对于5的内存速度等级和2的CAS延迟，频率设置不应超过133 MHz。确保这一点。

—要在100 MHz频率以下运行设计，您应该按如下方式设置DCM属性：

—— DCM_BASE0的属性DLL_FREQUENCY_MODE：标签为“LOW”;对于100 MHz以上的频率设置为HIGH

—— DCM_BASE0的DCM_PERFORMANCE_MODE属性：标签为“MAX_RANGE”;对于低频，设置为MAX_RANGE;对于100 MHz以上的频率，将其设置为MAX_SPEED

—手动将引脚分配给DQS和DQ引脚时，在同一存储区中分配DQS及其相应的数据位。

— FIFO 4完全状态生成存在问题，FIFO4用于V4系列FPGA。有时，即使FIFO已满，也不会生成FIFO满状态。要解决此问题，请使用外部逻辑生成FIFO满状态或使用COREGen BRAM FIFO。这将在MIG1.6中实现。有关更多信息，请参阅（Xilinx答复22462） 。

Virtex-4 DDR2直接时钟

*添加了Synplicity综合 – v8.2

*低频改进使设计能够在135 MHz以下工作

*重置后改善了启动性能

*更改为与频率相关的内存时序参数

*增加了使用时钟功能引脚的选项

*删除了环回读取启用外部信号的需要

*对于其中一个硬件配置，已为sim文件夹提供了板文件

*笔记：

— MIG1.4之前的DDR SDRAM Virtex-4设计使用外部标准化READ使能信号在内部捕获有效数据。在MIG1.5中，在初始化过程之后，在内部执行一些虚拟写操作。在虚拟写入之后，它发出读取命令以从内存中读取数据。当在伪阶段期间给出读命令时，它递增计数器直到读数据与伪数据匹配。该计数值是读命令和正常读操作的读使能断言之间的延迟。现在，根据存储体的数量和该存储体中分配的数据位数，在内部生成读使能。该设计使用每个存储体一个DQS和相应的DQ位来生成读取使能，以捕获内部Block RAM中的有效数据。

—在没有DCM的情况下，用户需要通过不同的缓冲区和BUFG来驱动时钟，以确保工具保留时钟。

— FIFO完全状态生成存在问题，FIFO4用于V4系列FPGA。有时，即使FIFO已满，也不会生成FIFO满状态。解决此问题的方法是使用外部逻辑生成FIFO满状态或使用COREGen BRAM FIFO。这将在MIG1.6中实现。有关更多信息，请参阅（Xilinx答复22462） 。

Virtex-4 DDR2 SERDES（新！）

*增加了新的设计技术。有关更多信息，请参阅： （ Xilinx XAPP721 ）：“使用ISERDES和OSEDES的高性能DDR2 SDRAM接口数据捕获”和（ Xilinx XAPP723 ）：“使用Virtex-4器件的DDR2控制器（267 MHz及以上）。”

*允许比上述直接时钟技术更高的工作频率，但对引脚布局的限制更多，延迟稍高。

*综合：XST和Synplicity Synplify 8.2

* CAS延迟：4,5

*爆裂长度：4,8

*附加延迟：0,1,2

*仅限组件（尚未支持DIMM）

*输出固定配置的样本仿真文件夹

*不使用环回读取启用

*使用与频率相关的时序参数

* Sim文件夹提供了板文件

*笔记：

—有时，该工具不在同一侧分配DCM和PMCD。确保DCM和PMCD都放在同一侧。如果它们没有放在同一侧，则必须将它们限制在ucf文件中。

— VHDL oserdes unisims存在仿真错误，用于运行仿真的verilog oserdes unisims。

Virtex-4 RLDRAM II

*增加了使用时钟功能引脚的选项，以实现最大的设计灵活性

*添加了Synplicity综合支持

*对于其中一个硬件配置，已为sim文件夹提供了板文件

*笔记：

—对于RLDRAM2设计的某些情况，DCM上标记了以下警告。

警告：PhysDesignRules：372 – 门控时钟。时钟网DCM_AUTOCALIBRATION_infrastructure_top0 / clk_module0 / DCM_BASE0 / DCM_ADV / infrastructure_top0 / clk_module0 / DCM_BASE0 / DCM_ADV / clk（7）由组合引脚提供。这不是好的设计实践。使用CE引脚控制数据加载到触发器中。

有关更多信息，请参阅（Xilinx答复21435） 。

Virtex-4 QDR II SRAM / DDR II SRAM

*增加了使用时钟功能引脚的选项，以实现最大的设计灵活性

*添加了Synplicity Synplify 8.2综合支持

*对于其中一个硬件配置，已为sim文件夹提供了板文件

*笔记：

— FIFO完全状态生成存在问题，FIFO4用于V4系列FPGA。有时，即使FIFO已满，也不会生成FIFO满状态。要解决此问题，请使用外部逻辑生成FIFO满状态或使用COREGen BRAM FIFO。这将在MIG1.6中实现。有关更多信息，请参阅（Xilinx答复22462） 。

支持的器件

*所有封装中的所有Virtex-4器件

*所有使用FIFO16的V4接口可能无法正常工作。

*支持大多数Spartan-3器件

—不支持XC3s50和xc3s200，因为没有足够的引脚来创建16位接口。

软件支持

* ISE 8.1.1i是必需的。没有其他版本经过测试。

其他说明：

*已添加该功能的第一个版本，以验证外部生成的UCF用于存储器接口设计。

—“验证我的ucf”不适用于“使用支持时钟的引脚用于选通/读取时钟”。换句话说，该工具目前不验证时钟功能引脚是否用于选通/ rd clks。

* MIG不处理“步进”。对于具有新“步进”的S3E和V4器件而言，情况确实如此。

*用户指南位于“％XILINX％\ coregen \ ip \ xilinx \ other \ com \ xilinx \ ip \ mig_v1_5 \ data \ fpga_tlib”。

要禁用FIFO16警告，请参阅（Xilinx答复22999） 。