10.1 PACE – DRC导致与Virtex-4中的本地时钟引脚相关的错误，即使它们被锁定到有效的时钟能力I / O位置

问题描述

在Virtex-4设计中，使用支持时钟的I / O驱动BUFIO并正确锁定到具有时钟功能的I / O，PACE会在DRC中导致以下错误：

“I / O使用的是时钟缓冲器，但未放入GCLK或GCK型引脚。请将其移至GCLK或GCK引脚。”

但是，我的设计实现没有进一步的错误。

解决/修复方法

只要您确信时钟已正确锁定到支持时钟的I / O并且仅驱动BUFIO，您就可以忽略此错误。在Virtex-4用户指南的Virtex-4封装和引脚规范中检查引脚位置：

http://www.xilinx.com/xlnx/xweb/xil_publications_index.jsp?category=User+Guides

您可以在FPGA编辑器中检查从具有时钟功能的I / O到BUFIO的布线是否正确。

此问题已在最新的9.1i Service Pack中修复，可在以下位置获得：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

包含此修复程序的第一个Service Pack是9.1i Service Pack 2。