Virtex-4 FX – RocketIO向导v1.1发行说明和已知问题

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6年前发布

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问题描述

本答复记录概述了Virtex-4 RocketIO向导v1.1的发布细节。

注意： RocketIO向导v1.2可用;有关详细信息，请参阅（Xilinx答复23897）。

解决/修复方法

支持的操作系统

支持ISE 8.1i支持的所有平台。

先决条件

1）确保您在Xilinx.com上拥有一个帐户。您可以通过单击以下位置的“登录”链接来创建帐户：

https://www.xilinx.com/support.html

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/design-tools/archive.html

安装

注意：请勿中断安装过程。在此过程中，您必须接受各种弹出消息。如果您打开其他窗口，弹出窗口可能会隐藏在这些窗口后面。

方法1 ：

如果您位于防火墙后面并且不知道您的代理设置，请使用此方法：

浏览： https ： //www.xilinx.com
单击顶部附近的“下载”链接。
为下载类型设置ISE IP更新 。
为ISE版本设置8.1i 。
选择适当的操作系统。
单击搜索。
提供了几个ZIP文件供下载。
下载IP Update下显示的所有ZIP文件。
将ZIP文件解压缩到代表ISE 8.1安装的目录中。
解压缩步骤最好通过WinZip等实用程序完成。如果您没有ZIP实用程序，请按以下步骤操作：

在Linux上的UNIX shell中 ：

 $ Xilinx / bin / lin / unzip -d $ Xilinx zip-file-name

在Solaris上的UNIX shell中 ：

 $ Xilinx / bin / sol / unzip -d $ Xilinx zip-file-name

在Windows命令提示符中 ：

 ％Xilinx％/ bin / nt / unzip -d％Xilinx％zip-file-name

（在上文中，$ Xilinx或％Xilinx％表示ISE 8.1安装的位置。）

方法2

此方法是高度自动化的，但如果您位于防火墙后面，则需要您知道代理设置。

从Windows 开始菜单中选择开始 – > Xilinx ISE 8.1 – >附件 – > CORE Generator ，启动 CORE Generator 。
CORE Generator GUI打开后，从菜单栏中选择工具 – >更新安装程序 。您可能需要创建一个CORE Generator项目。
CORE Generator显示一条警告，表示安装完成后它将退出。单击“ 接受”按钮。
如果您位于防火墙后面，则会出现一个对话框，您可以在其中输入相应的代理设置。
IP更新安装程序将打开并显示适用于ISE 8.1的可用IP更新包的列表。
您可以单击文档链接以获取有关每个可用更新的更多信息。
要获得此版本，请选择ISE 8.1i Virtex-4 RocketIO Wizard 1.1 。
完成选择后，单击“ 安装所选项” 。
该程序可能表明需要某些其他安装。接受这些信息对话框。
可能会出现一个对话框，要求您输入support.xilinx.com用户ID和密码。输入所需信息。
CORE Generator下载并安装所需的产品和退出。

验证安装

使用适当的项目设置启动CORE Generator并浏览到FPGA功能和设计 – > IO接口 – > RocketIO向导1.1以验证核心是否已正确安装。

新功能

ENCHANSYNC信号不再浮动在通道绑定示例设计中;它在示例中与低关联。使用通道绑定时，将ENCHANSYNC连接到从机为高电平，并在主机上使用ENCHANSYNC来启用或禁用绑定电路。
现在，XAUI的向导包装器与Xilinx的XAUI Core中使用的设置更加匹配。
已经校正了针对多字节信道绑定和时钟校正序列生成的掩码值的问题。在1.0版中，有些情况下忽略了多字节序列的“不关心”设置。
现在，向导根据GUI中TX的转换速率设置来设置属性TXSLEWRATE。在1.0版中，始终使用默认设置。
现在可以在所有情况下正确设置环回。在1.0版中，有些情况下将环回设置为串行或并行会导致包装器未配置为环回。
示例设计现在使用正边缘对齐的用户时钟信号。这是V4FX MGT的当前推荐配置。版本1.0将USRCLK的负边缘与USRCLK2对齐。
针对8字节接口和64B / 66B情况校正信号宽度。在1.0版中，某些8字节和64B / 66B配置的信号宽度设置不正确。
该向导不再允许使用8字节接口选择FIFO旁路（低延迟）模式。 GT11不支持此配置，但向导的1.0版允许此配置。
使用64B / 66B编码或解码时，向导不再允许选择低延迟模式。 GT11不支持这些配置，但在向导的1.0版本中允许这些配置。
CES4支持得到了改进。示例设计中添加了一个新的复位块，用于实现（UG076）v3.0中推荐的复位序列。此外，根据用于Virtex-4 FX器件生产测试的设置，进一步优化了每种配置使用的仿真设置。在版本1.0中，CES4支持仅限于校准块支持。
在采用PMCD的示例设计USERCLK分频器模块中添加了一个额外的BUFG。在版本1.0中，BUFG仅用于两个可能的时钟输出中的一个，这增加了PAR结果的风险，用户时钟之间的过度偏斜。
已更正使用64B / 66B编码的用户时钟速率计算。
自向导版本1.0发布以来，最大USRCLK / USRCLK2速率的数据表值已更改。 1.1版允许的最大速率为250 MHz。
未使用的MGT模块的TXUSRCLK / TXUSRCLK2端口现在连接到切换时钟。在1.0版本中，这些端口与地面相连。
PCI Express的CLK_COR_MIN_LAT / CLK_COR_MAX_LAT设置已更改为36和44.基于初步测试，1.0版中使用的设置太低。
几个协议文件的通道绑定限制已得到纠正。在版本1.0中，许多通道绑定限制值设置为所需的两倍。
CES4的TXDAT_TAP_DAC的默认设置已从01010更改为10110，以匹配将用于表征和生产测试的新值。
已更新CES4 UCF文件以包括UCF命令“CONFIG STEPPING =”scd1“”。在最近的CES4勘误表文档中添加了此命令作为要求。
光纤通道1x，2x和4x的协议文件已添加到向导中。
CES2V2 / CES3V2的校准模块已从1.2.1版升级到1.2.2版。
参考时钟频率范围限制在156.25 MHz和400 MHz之间。如果需要超出此范围的任何值，则必须手动编辑MGT包装器中的TXPLLNDIVSEL和RXPLLNDIVSEL值以支持它们。还必须在示例测试平台（example_tb.v（hd））中更改参考时钟周期。
在表征后，向导中支持的最大线速率已降至6.5 Gb / s，基于GT11的最高速率。
FX20部分使用DCM从txoutclk生成usrclk。 DCM_LOCKED信号保持用户逻辑复位直到DCM被锁定，该信号在4字节情况下浮动。此问题已得到纠正。
VCO上限已降至4.25 GHz。

已知的问题

64B / 66B选项尚未在硬件中进行测试。支持64B / 66B的器件在开发时不可用。
多线程协议文件（如XAUI）可能无法在某些软件包中打开所有必需的MGT。如果您的包装器缺少通道，请重新定制包装器并在向导页面2上选择所需的MGT。
向导页面2（放置自定义）允许您在ff672包中的xc4vfx60上选择未绑定的MGT。
在同一MGT上使用不同线路速率进行TX和RX的配置尚未经过全面测试，可能无法正常工作。
使用TX和RX的不同数据宽度的配置的示例设计可能不起作用。
在向导第3页上选择“无编码”/“无解码”时，请使用硅版本支持的运行长度。
示例设计几乎不支持CRC。包装器将配置CRC块，但是需要额外的工作来测试和连接逻辑。
将逗号对齐（向导页面4）设置为小于数据路径宽度允许传入数据与多个位置对齐。示例设计不考虑这一点，即使正确接收数据，也可能表示错误。
示例设计目前不包括用于演示通道绑定和时钟校正的块。
仿真中不支持OOB信令。
由于某些参考时钟周期的舍入问题，GT11 SmartModel会产生RX Disparity错误。在仿真中，如果MGT包装器成功锁定但显示大量差异错误，请编辑testbench / example_tb.v（hd）并将REFCLK周期递增或递减0.01。例如，在光纤通道2x和4x中，REFCLK周期必须从4.71 ns更改为4.7 ns。
当MGT线路速率大于2.125 Gbps且小于2.488 Gbps时，不会填充REFCLK下拉菜单。

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