LogiCORE光纤通道仲裁环v1.1内核 – 未正确生成1 / 2G Virtex-4时钟约束

问题描述

当我尝试生成Virtex-4 1 / 2G LogiCORE光纤通道仲裁环v1.1内核（在8.1i IP更新＃1中发布）时，生成的refclk_init周期的UCF约束时间不正确。 UCF指定的周期为9360 ps，但正确的周期应为4680 ps。

（此问题仅影响具有1 / 2G的Virtex-4内核。）

解决/修复方法

要解决此问题，请更改1 / 2G Virtex-4 UCF中的以下行：

TIMESPEC“TSclock”= PERIOD“refclk_int”9360 ps;

至：

TIMESPEC“TSclock”= PERIOD“refclk_int”4680 ps;