8.1i EDK Sp1-PLB DDR2，对于Virtex-4设计实现，需要在DDR2 IOB模块中使用IDELAY。

问题描述

对于Virtex-4设计实现，需要在DDR2 IOB模块中使用IDELAY。在FPGA中使用任何IDELAY组件时，需要IDELAYCTRL模块。 IDELAYCTRL模块为与其关联的每个IDELAY模块提供必要的抽头增量。

解决/修复方法

在ISE工具中，如果仅实例化一个IDELAYCTRL模块并且DDR2信号引脚分配跨越多个时钟区域，则工具将复制IDELAYCTRL模块。为防止工具将IDELAYCTRL复制到FPGA上的所有位置，用户必须指定需要多少个IDELAYCTRL模块。这是使用C_NUM_IDELAYCTRL设计参数指定的。设计人员有责任根据DDR2 IOB信号所在的时钟区域约束每个IDELAYCTRL位置。

例如，如果C_NUM_IDELAYCTRL = 4，则用户必须将UCF约束添加到位置约束这些模块，如图37所示。

图37：Virtex-4 IDELAY约束

INST plb_ddr2_0 / * / IDELAYCTRL_I0 LOC = IDELAYCTRL_XnYm;

INST plb_ddr2_0 / * / IDELAYCTRL_I1 LOC = IDELAYCTRL_XnYm;

INST plb_ddr2_0 / * / IDELAYCTRL_I2 LOC = IDELAYCTRL_XnYm;

INST plb_ddr2_0 / * / IDELAYCTRL_I3 LOC = IDELAYCTRL_XnYm;