CPLD XC9500系列TAGENE——CPLD性能报告中的负设置时间是什么?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

CPLD XC9500系列TAGENE——CPLD性能报告中的负设置时间是什么?

描述

关键词:M1,定时,CPLD,负,设置时间。

紧迫性:标准

一般描述:
运行M1并创建“布局后时序报告”,
在时间报告(A.K.A.业绩摘要报告)中,
设置时间可能有负值,如:

安装到时钟在焊盘(TSU):-130NS(0个宏单元级别)
数据信号’CS10 ‘到TFF D输入引脚在’&;
时钟垫“RYW”(全球时钟)

负置位时间是时钟信号的结果。
比总延迟慢,并且在数据输入上设置
FF。正常(正)设置时间是当FF数据时
必须在时钟到来之前保持稳定。计算公式
时间是:

TSn+TiN+TLogi+ Tsui Tgck

在设置时间为负的情况下,数据到达。
在FF,停留设置,然后消失在时钟之前。
来。在上述方程中,Tgck大于
其余的,因此有一个负的TSU。

有关其他配置的这个或方程的更多信息,
请参阅Xilinx应用程序注释XAPP071-使用XC9500计时
模型。HTTP://www. xLimx.COM/XAPP/XAPP071.PDF

解决方案

为了解决时序问题,数据必须保持在
输入的FF,直到时钟到来(TGCK)。负TSU是
在时钟到来之前,数据必须保持有效。

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