8.2 System Generator for DSP – 在我的设计中使用Verilog作为我的目标语言和DDS v4.0或v5.0时，会出现错误：“错误：Xst：1370 – 第6行：在设计中找不到信号名称clk”。

问题描述

在我的设计中使用Verilog作为DDS v4.0或v5.0的目标语言时，会出现以下错误：

“错误：解析器：11 – 解析时遇到无法识别的约束。

错误：Xst：1341 – XCF解析失败“

解决/修复方法

发生这些错误是因为XST正在更改System Generator将其约束附加到XCF文件中的网络的名称。您可以使用（Xilinx答复18674）中的解决方案或将目标语言更改为VHDL来解决此问题。