8.1i Virtex-4，DRC – “错误：PhysDesignRules：1077-悬挂在引脚上的引脚”。

问题描述

当我在8.1i中通过BitGen运行带有级联OSERDES块的设计时，会发生以下错误：

“错误：PhysDesignRules：1077 – 块上的悬空引脚：<data_master>：<OSERDES_OSERDES>。对于7 8或10的DATA_WIDTH设置，SERDES_TYPE设置为MASTER的OSERDES必须SHIFTOUT1和SHIFTOUT2连接SHIFTIN1且SHIFTIN2未连接。对于SLAVE设置SHIFTIN1和SHIFTIN2必须连接SHIFTOUT1和SHIFTOUT2未连接。“

我已经验证我的OSERDES已正确连接。为什么会出现此错误？我该如何解决这个问题？

解决/修复方法

此错误不正确。 MASTER必须SHIFTIN1和SHIFTIN2连接SHIFTOUT1和SHIFTOUT2未连接。 SLAVE必须将SHIFTOUT1和SHIFTOUT2连接到SHIFTIN1且SHIFTIN2未连接。

要解决此问题，请按照下列步骤操作：

1.检查设计规则检查日志（.drc）并确保没有其他错误。

2.通过在命令行中添加-d选项来运行不带DRC的BitGen。或者，您可以在Project Navigator中的Generate Programming File选项中取消选择“Run Design Rules Checker（DRC）”。

此问题将在ISE 8.1i Service Pack 2中修复，该服务包计划于2006年2月发布。