问题描述
由v1.0 CORE Generator Virtex-4 UCF Generator生成的文件并不总能满足时序要求。这是一个已知的问题？
解决/修复方法
众所周知，并非UCF生成器生成的所有UCF都将满足时序要求。用户必须验证生成的UCF文件是否满足给定器件，包和速度等级组合的时序。
大多数问题都是由于尝试在“大型”器件中实施。在较大的器件中，IDELAY无法弥补较大芯片尺寸所带来的较大时钟延迟。
转向更高速度等级可以减少时钟延迟，从而改善时序。
以下是8.1i IP_1I版本发布时已知的失败UCF文件列表。这些结果基于8.1i设计工具。
PCI 33 MHz，Virtex4，全球时钟，-10速
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xc4vfx100 * -10将无法满足时序要求
xc4vfx140 * -10将无法满足时序要求
xc4vlx100 * -10将无法满足时序要求
xc4vlx160 * -10将无法满足时序要求
xc4vlx200 * -10将无法满足时序要求
PCI 66 MHz，Virtex4，区域时钟，-11速度
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从上到下查看时右侧的xc4vfx * -11展示位置无法满足时间要求。
这是MGT列0侧或器件的PPC侧。
对于其他部件和封装，PCI 66时序要么满足要么足够接近，以便通过增加PAR工作量或使用布局规划来获得更好的布局来满足可行的时序要求。
PCIX 133 MHz，Virtex4，全球时钟，-11速度
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xc4vfx140 * -11不符合时间要求
xc4vlx200 * -11不符合时间要求
对于未在上面明确列出的零件和包装的其他UCF，可能会失败，具体取决于用户选择的确切位置和器件。请记住，提供的UCF生成器允许用户生成可以验证其设计中的工作的UCF文件。
Xilinx建议您在承诺使用UCF生成器生成的文件作为电路板或系统级设计的基础之前，验证实现的正确性。至少，您必须：
1.通过对使用此UCF文件实现的完全放置和布线设计执行静态时序分析来验证时序收敛。
2.验证此UCF文件中的引脚位置约束是否符合目标FPGA器件和封装的同步开关输出（SSO）指南。
3.验证此UCF文件中引脚位置约束的板级可布线性。请注意，PCI和PCI-X规范引用了完全符合性的特定跟踪长度要求。
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