LogiCORE光纤通道v2.1内核 – 时序仿真中的DCM_STANDBY宏发生建立/保持错误-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE光纤通道v2.1内核 – 时序仿真中的DCM_STANDBY宏发生建立/保持错误

问题描述

在光纤通道v2.1内核的时序仿真期间,在由MAP自动添加的DCM_STANDBY宏中的以下组件(或类似内容)上报告建立/保持错误:

DCM_AUTOCALIBRATION_DCM_CORE / \ DCM_CORE / lk.0.sr / SRL16E \

解决/修复方法

可以安全地忽略此时序违规。

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