LogiCORE光纤通道仲裁环v1.1内核 – Verilog时序仿真会在仿真开始时导致时序错误

问题描述

当我执行光纤通道仲裁环v1.1内核的Verilog时序仿真时，仿真开始时会出现以下时序错误：

“＃**错误：C：/libs/I.25/mti61b /./ simprims_ver / simprims_ver_source.v（23155）：$ period（posedge CLKA：202679 ps，：204045 ps，2220 ps）;

＃时间：204045 ps迭代次数：1实例：/ testbench / FC_INST_1 / \ fc_al_core / BU2 / U0 / fc1_inst / fc1_rx_inst / async_fifo_inst / fifo_ram_inst_0 \

＃**错误：C：/libs/I.25/mti61b /./ simprims_ver / simprims_ver_source.v（23155）：$ period（posedge CLKA：202682 ps，：204048 ps，2220 ps）;

＃时间：204048 ps迭代次数：1实例：/ testbench / FC_INST_1 / \ fc_al_core / BU2 / U0 / fc1_inst / fc1_rx_inst / async_fifo_inst / preview_ram_inst \

＃**错误：C：/libs/I.25/mti61b /./ simprims_ver / simprims_ver_source.v（23155）：$ period（posedge CLKA：202700 ps，：204066 ps，2220 ps）;

＃时间：204066 ps迭代次数：1实例：/ testbench / FC_INST_1 / \ fc_al_core / BU2 / U0 / fc1_inst / fc1_rx_inst / async_fifo_inst / fifo_ram_inst_1 \

＃**错误：C：/libs/I.25/mti61b /./ simprims_ver / simprims_ver_spartan3a_SMART_source.v（9669）：$ period（posedge RXUSRCLK2：202795 ps，：204161 ps，2750 ps）;

＃时间：204161 ps迭代次数：2实例：/ testbench / FC_INST_1 / \ mgt_gig / GT11_1XFC_2_INST \“

解决/修复方法

这些定时误差是由于GT11在上电后不久在RXRECCLK输出上输出了不可思议的高频率。可以安全地忽略错误。