问题描述
本答复记录包含System Generator for DSP 8.1的发行说明和已知问题。
解决/修复方法
有关其他发行版本的System Generator for DSP发行说明，请参阅（Xilinx答复29595） 。
System Generator for DSP 8.1中的已知问题
System Generator for DSP 8.1是一项重大更新。请阅读文档，因为它提供了有关功能更改或System Generator for DSP以前版本外观的问题的答案。可以从以下位置访问System Generator用户指南PDF版本：
http://www.xilinx.com/products/design_resources/dsp_central/grouping/index.htm
支持软件问题
1.安装System Generator for DSP需要什么软件？请参阅（Xilinx答复17966） 。
2. XST总线详细说明可能会导致接口更改。请参阅（Xilinx答案18650） 。
3.为什么我的旧System Generator for DSP缺失，或者在安装8.1后运行xlVersion时消失了？请参阅（Xilinx答复22756） 。
Xilinx模块组问题
1.在反馈环路中使用Reed Solomon编码器或解码器时，为什么会出现代数反馈环路错误？请参阅（Xilinx答复22714） 。
2.当启用重置端口和流水线操作时，为什么会看到与DDS v4.0的仿真不匹配？请参阅（Xilinx答复22709） 。
3.使用长模块名称时，PicoBlaze编译器脚本失败。请参阅（Xilinx答复16924） 。
4.当我使用xlUpdateModel脚本时，如果选择BYPASS选项，为什么VOUT引脚无法正常用于Reed Solomon编码器？请参阅（Xilinx答复22712） 。
5.为什么在我的设计中使用Verilog作为我的目标语言和DDS v4.0或v5.0时会出现XST“Error 1370 …”？请参阅（Xilinx答复22713） 。
6.执行反标注仿真时，可重载DA FIR的仿真不匹配。见（Xilinx答复19505） 。
7.为什么我的System Generator for DSP 6.3或7.1设计（将泛型传递到黑盒子中的端口宽度）在System Generator for DSP 8.1中失败了？见Xilinx（答案22715）。
8.使用FIFO块的嵌入选项时，必须置位复位。请参阅（Xilinx答复20201） 。
9.使用FIFO模块时，Verilog仿真不匹配。请参阅（Xilinx答复20205） 。
一般问题
1.生成期间报告以下错误：“未定义的函数或变量”。请参阅（Xilinx答复15190） 。
2.为模型定义仿真停止功能时，生成失败。请参阅（Xilinx答复18623） 。
3.安装System Generator for DSP更新时，用户硬件Co-Sim文件消失。请参阅（Xilinx答复18646） 。
4. JTAG硬件Co-Sim与链中的非Xilinx器件会导致错误。请参阅（Xilinx答复19599） 。
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