7.1i SP4 BitGen  – 比特流在基于模块的部分重配置中不包含块RAM布线帧-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i SP4 BitGen – 比特流在基于模块的部分重配置中不包含块RAM布线帧

问题描述

一般问题描述:

如果可重配置模块的配置帧包含Block RAM布线帧(无论是否使用Block RAM),则基于模块的部分重配置将失败。

解决/修复方法

要解决此问题,请将块RAM范围约束添加到UCF文件中的重新配置模块(如下例所示):

#Start of Area Group Constraints

INST“reco_module”AREA_GROUP =“AG_reco_module”;

AREA_GROUP“AG_reco_module”MODE = RECONFIG;

AREA_GROUP“AG_reco_module”RANGE = SLICE_X0Y159:SLICE_X53Y0;

AREA_GROUP“AG_reco_module”RANGE = RAMB16_X0Y19:RAMB16_X4Y1;

此问题将在8.1i SP1中得到解决。

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