LogiCORE光纤通道仲裁环v1.1核心 – 光纤通道仲裁环核心的发行说明和已知问题

问题描述

本答复记录包含LogiCORE光纤通道仲裁环v1.1Core的发行说明，该发行说明在8.1i IP Update＃1中发布，包括以下内容：

– v1.1中的新功能

– v1.1中的错误修复

– v1.1中的已知问题

有关安装说明和设计工具的要求，请参阅（Xilinx答复22155） 。

解决/修复方法

v1.1中的新功能

– 首次发布

v1.1中的错误修复

– N / A.

v1.1中的已知问题

– “光纤通道仲裁环用户指南”中的日期不正确。他们应该读“2006”而不是“2005”。

– 演示测试平台中的速度切换期间发生内存冲突。有关这些错误的更多信息，请参阅（Xilinx答复22665） 。

– Verilog时序仿真会在仿真开始时导致时序错误。有关这些错误的更多信息，请参阅（Xilinx答复22666） 。

– 在时序仿真中偶尔会报告DCM_STANDBY宏中的建立/保持错误。有关这些时序违规的更多信息，请参阅（Xilinx答复22667） 。

– 使用Virtex-4 1 / 2G内核的错误周期生成refclk_init周期的ucf约束。有关更正此问题的更多信息，请参阅（Xilinx答复22789） 。

– 示例设计目前使用VESex-4 v1.2.1校准模块用于CES2 / 3。要获得CES2 / 3的最新校准模块v1.2.2，或迁移到v1.4.1校准模块（CES4要求），请参阅（Xilinx答复22477） 。