问题描述
本答复记录包含LogiCORE RapidIO Core v3.1 Rev 2版本的发行说明和安装信息。
IP Update＃1（8.2i IP Update 1）中提供串行 RapidIO和逻辑层核心。必须下载此更新并将其安装在当前的ISE 8.2i设计工具之上。有关此更新的一般信息，请参阅（Xilinx答复23479） 。您可以访问此更新：
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp。
并行RapidIO物理层的更新
要获得Parallel RapidIO物理层的最新版本，请访问Xilinx RapidIO休息室：
注意：如果您使用的是Parallel RapidIO物理层，您还应该使用可从RapidIO休息室下载的设计环境和逻辑层，而不是上面提供的CORE Generator提供的设计环境和逻辑层。这是必要的，因为通过CORE Generator提供的逻辑层和设计环境仅由Serial RapidIO物理层测试和支持，也可通过CORE Generator获得。
解决/修复方法
v3.1修订版2中的新功能
– 为ISE 8.2i添加了支持
串行RapidIO物理层
– 添加了额外的端口，以便您可以防范Virtex-4静态操作行为MGT问题，如（Xilinx答复22471）所述 。 “Serial RapidIO用户指南”的第7章进一步描述了这些新信号的使用。本文档与核心一起生成。
– 增加了对增加的参考时钟频率的支持，以减少发送抖动。时钟频率要求在Serial RapidIO用户指南的第7章中进一步定义。本文档与核心一起生成。
RapidIO逻辑和传输层
接收端字节使能从逻辑层进行了修改。现在，在用于子双字包的iresp_byte_count，treq_byte_count和mreq_byte_count端口上指示实际字节计数。
v3.1 Rev. 2中的已知问题
串行RapidIO物理层
– 当针对Virtex-4器件并在x4模式下运行时，核心无法在第2道上训练为单车道操作。但是，核心确实训练并在第0车道上以单车道模式运行。
– 当针对Virtex-II Pro器件时，如果通过写入端口控制CSR将磁芯强制进入通道0上的x1模式，则如果在通道0上无法获得通道同步，则磁芯仍会在通道2上初始化为x1模式。
– 数据发生损坏或重复的数据包。请参阅（Xilinx答复24500） 。
– 核心网表无法加载到PlanAhead中。请参阅（Xilinx答复24501） 。
– 在RETRY上可以看到重复的数据包。请参阅（Xilinx答复24527） 。
– 重试后重启控制信号导致协议错误（未接收数据包）后，错误发送了重组数据包。请参阅（Xilinx答复24837） 。
– 当针对Virtex-5或Virtex-II Pro连接到x4 Core时，x1 Core无法训练。请参阅（Xilinx答复24838） 。
（Xilinx答案30023） x4核心可以使用通道0训练到x1，但不能训练到其他通道
（Xilinx答复30314）由于MGT锁定信号问题，Virtex-4，x4内核可能会间歇性地训练到x1
（Xilinx答复30054） CAR值不正确
（Xilinx答复30323）更改端口宽度覆盖后不强制重新初始化
RapidIO逻辑和传输层
– 当用户应用程序空闲时，必须保持对核心断言的iresp_rdy_n和treq_rdy_n分别断言iresp_sof_n和treq_sof_n。如果未声明这些信号，则核心将不向用户呈现新分组。
– 逻辑层 – 完整的16位器件ID不可用。请参阅（Xilinx答复24498） 。
– 发送端口可能导致锁定。请参阅（Xilinx答复24497） 。
（Xilinx答复 30320 ）消息包的treq_byte_count不正确
（Xilinx答复29936）维护RESPONSE数据包的源器件ID不正确
（Xilinx答复30322）发送8字节SWRITE时，目标请求接口上缺少EOF或丢失数据包
RapidIO缓冲层
– 数据包在缓冲区中被破坏。请参阅（Xilinx答复24499） 。
– 如果当前数据包已停止且没有lnk_next_fm更改，则缓冲区可进入永久停顿状态。请参阅（Xilinx答复24844） 。
设计环境
– 仿真设计示例时，可以看到内存冲突错误。请参阅（Xilinx答复24366） 。
– 在PC上仿真设计实例时，需要编辑simulate_mti.do文件。见（Xilinx答复23961） 。
以前的版本信息
v3.1修订版1中的新功能
– 支持8.1i SP3。注意从v3.1 Rev. 1版本开始，所有Virtex-4 RapidIO设计都需要8.1i SP3。
– 支持Virtex-4 FX ES4步进：Virtex-4 FX内核包括校准模块1.4.1，以支持CES4硅步进。
– 添加了关键请求流功能。
– 重新传输抑制支持。
– 完全支持门铃和消息。
– 所有层增强到运行在156 MHZ，完全支持每通道3.125 GHz。
v3.1 Rev. 1中的已知问题
串行RapidIO物理层
– 当针对Virtex-4器件并在x4模式下运行时，核心无法训练到第2道上的单通道操作。但是，核心确实训练并在通道0上以单通道模式运行。
– 当针对Virtex-II Pro器件时，如果通过写入端口控制CSR将磁芯强制进入通道0上的x1模式，则如果在通道0上无法获得通道同步，则磁芯仍会在通道2上初始化为x1模式。
– 核心目前无法防止EN042（勘误表中的Virtex-4 CES4器件）中描述的RocketIO MGT静态工作行为问题。有关此问题的更多信息，请参阅（Xilinx答复22471） 。核心确实包含校准块版本1.4.1，但它目前没有用于防止这个问题;这将在未来的版本中修复。不要将磁芯保持在复位状态较长时间，或者在单通道模式下使用x4磁芯延长时间。
– 必须设置以下“端口配置”选项，才能成功仿真核心附带的示例设计。这些是示例仿真环境的限制，而不是核心问题：
大师 – 启用
端口禁用 – 已禁用
– 设计环境模板目录中的“srio_phy_4x_ep_4vpfx60ff1152.ucf”文件的目标是6.2 ns，以说明核心以保证金运行。客户设计应使用对应于156.125 MHz操作的6.4 ns值。
RapidIO逻辑和传输层
– 必须设置以下RapidIO逻辑层选项，才能成功仿真核心附带的示例设计。这是示例仿真环境的限制，而不是核心问题：
本地配置空间基地址 – 0x7FFXXXXX
RapidIO设计环境
– 目前不支持VHDL。如果在CORE Generator项目属性中选择VHDL，则使用VHDL生成串行RapidIO物理层和RapidIO逻辑层内核的功能仿真模型。但是，RapidIO Endpoint示例设计（包括Buffer和Register Manager参考设计文件）位于Verilog中。因此，实现和仿真脚本仅支持Verilog。
– 必须从同一CORE Generator项目目录中生成串行RapidIO物理层，RapidIO逻辑层和RapidIO设计环境核心，以确保实现和仿真脚本的功能。
– “串行PHY层”条目必须与生成期间为串行RapidIO物理层核心提供的组件名称匹配。此外，“通道”和“波特率”必须与创建串行RapidIO物理层核心时选择的内容相匹配。这对于确保实现和仿真脚本的功能是必要的。
– “逻辑层”条目必须与生成期间为RapidIO逻辑层核心提供的组件名称匹配，以确保实现和仿真脚本的功能。
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