7.1i时序分析器 – 针对OFFSET IN约束的相同DCM报告了不同的Tdcmino-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i时序分析器 – 针对OFFSET IN约束的相同DCM报告了不同的Tdcmino

问题描述

紧迫性:很热

一般问题描述:

我的设计中有两个输入由相同的源时钟提供,通过DCM。在这些输入上,我定义了一些特定的OFFSET约束。当我查看Timing报告时,我可以看到时钟路径中的DCM参数“Tdcmino”对于两个输入是不同的。什么时候修好?

解决/修复方法

计划在下一个主要版本的设计工具中修复。

请登录后发表评论

    没有回复内容