示例：在Verilog中实例化下拉/上拉？

描述

紧迫性：标准

一般描述：

Xilinx FPGA包含I/O块中的内部上拉电阻（也有一些包含PLDLDON）。这些组件可以在示例的Verilog代码中实例化。

解决方案

下面是一个示例（来自示例），该示例说明如何在Verilog文件中实例化拉引线：

模块测试（A，OE，O）；

In [2:0] A；

输入[3:0] OE；

输入输出；

有线总线；

分配总线= OE〔2〕？A〔2〕：’BZ；

分配总线= OE〔1〕？A〔1〕：’BZ；

分配总线= OE〔0〕？A〔0〕：’BZ；

上拉I0（o（总线））；

上拉I1（O（A〔0〕））；

分配O＝OE〔3〕？巴士：BZ；

终端模块

注意：对于CPLD器件，在正常工作期间，IOBs中的脉冲串不是用户可控制的。这些上拉电阻仅在器件Program、上电和擦除周期中是活动的。