7.1i CPLD TAEngine – “警告：Cpld：160 – 从AAA到BBB的路径无法满足其TIMESPEC”

问题描述

为什么会产生以下警告？

“警告：Cpld：160 – 从信号XQ到信号YD的路径不能满足其TIMESPEC。

优化后的路径延迟为3.1ns。 TIMESPEC需要路径延迟

不超过2.5ns。“

解决/修复方法

“FROM：TO”约束指定从一个组件到另一个组件所允许的时间。

如果不能满足此时间，则会产生警告。在CPLD时序报告中（或使用时序分析器），您可以检查构成延迟的元件。

以下是CPLD时序报告（design.tim）的摘录。这显示了路径中存在的延迟元件。

来自：counter <0> tCOI：0.6ns（0.6ns）

To：counter <2> .D tF + tLOGI1 + tSUI：2.5ns（3.1ns）

如果您不熟悉这些缩写，请参考相应器件系列的数据手册和时序模型应用笔记：

（ Xilinx XAPP375 ）：“了解CoolRunner-II时序模型。”

（ Xilinx XAPP111 ）：“使用XC9500XL时序模型。”

有关CPLD时序的更多信息，请参阅（ Xilinx XAPP1047 ）：“CPLD时序”

与FPGA不同，CPLD具有可预测的布线延迟，因此最小化延迟的最佳方法是最小化逻辑电平的数量。